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第1章 概述1

第1节 可编程器件概述1

第2节 可编程技术方法2

1.2.1 编程技术2

1.2.2 发展趋势3

第3节 专用集成电路(ASIC)4

第4节 可编程逻辑器件PAL和GAL5

第5节 可编程器件的分类6

第6节 复杂的可编程器件(CPLD)8

第7节 现场可编程逻辑门阵列(FPGA)10

第8节 可配置计算逻辑阵列12

第9节 可编程专用集成电路(ASIC)14

第10节 流行可编程器件一览16

第1节 概述19

第2章 可编程器件原理19

第2节 可编程器件基本结构20

2.2.1 简单PLD20

2.2.2 可编程阵列逻辑(PAL)的内部结构20

2.2.3 复杂的CPLD器件结构21

2.2.4 FPGA器件结构21

第3节 基于熔丝技术的可编程器件29

第4节 基于EPROM和EEPROM技术的可编程器件31

第5节 基于SRAM技术的可编程器件32

第6节 基于Flash的可编程器件34

2.6.1 闪存结构原理34

2.6.2 基于闪存的可编程器件36

2.6.3 用于闪存的可编程器件的EDA工具37

2.6.4 基于快速闪存的ProASIC 500K器件38

第7节 流行PLD器件的特征40

第8节 FPGA器件的选用指南42

第3章 可编程器件边界扫描机构45

第1节 概述45

第2节 集成电路测试标准——JTAG45

3.2.1 JTAG逻辑测试电路结构45

3.2.2 JTAG支持的指令46

第3节 标准模块描述46

3.3.1 测试接入端口TAP46

3.3.2 TAP控制器46

3.3.3 指令寄存器47

3.3.4 边界扫描寄存器48

第4节 集成电路在系统编程标准——JTAG49

第5节 JTAG编程应用53

3.5.1 功能描述53

3.5.2 下载方式53

3.5.3 Byte BLASTER信号定义54

3.5.4 JTAG配置单个FLEX10K器件55

3.5.5 JTAG编程单个MAX9000和MAX7000器件55

3.5.6 JTAG编程或配置多个器件56

第4章 CPLD——MAX7000系列器件结构58

第1节 高密度、低功耗的CPLD和FPGA58

第2节 MAX 7000系列器件的结构和性能60

第3节 MAX7000系列器件概述61

4.3.1 功能描述62

4.3.2 逻辑阵列块63

4.3.3 宏单元63

4.3.4 可编程边线阵列66

4.3.5 I/O控制块67

4.3.6 可编程速度/功耗控制68

4.3.9 设计加密69

4.3.10 定时模型69

4.3.7 电压摆率控制69

4.3.8 3.3V或5V电源下的I/O工作电平69

4.3.11 一般性测试71

第4节 MAX+PLUS Ⅱ开发系统71

4.4.1 器件编程71

第5章 CPLD——XC9500系列72

第1节 结构描述73

第2节 功能块(FB)74

第3节 开关矩阵FastCONNECT78

第4节 I/O块(IOB)79

第5节 XC9500器件的其他特性81

5.5.1 持续性81

5.5.2 设计保密性81

5.5.3 低功耗模式81

5.5.4 加电特性81

5.6.1 时序模型82

第6节 XC9500时序模型82

5.6.2 基本时序模型的参数84

第7节 系统内编程85

5.7.1 下载设计文件85

5.7.2 JTAG用于系统内编程86

5.7.3 ISP编程88

第8节 系统级设计问题89

第9节 引脚锁定能力90

5.9.1 XC9500器件的引脚预分配91

5.9.2 数据通道的资源估算91

5.9.3 控制通道资源估算92

5.9.4 引脚预分配的一般规则92

第10节 优化设计92

5.10.1 优化密度93

5.10.2 优化时序93

5.10.4 VHDL程序优化设计方法94

5.10.3 原理图优化设计方法94

第6章 FPGA——XC4000系列96

第1节 概述96

第2节 结构99

6.2.1 基本积木块99

6.2.2 可配置逻辑功能块(CLB)100

6.2.3 输入/输出功能块(IOB)112

6.2.4 三态缓冲器118

6.2.5 周边多输入译码器119

6.2.6 片内振荡器120

第3节 可编程互连120

6.3.1 互连概述121

6.3.2 CLB布线连接121

6.3.3 可编程开关矩阵123

6.3.4 I/O布线125

6.3.5 全局网线和缓冲器127

第4节 功率分布132

第5节 边界扫描电路133

6.5.1 XC4000/XC5000边界扫描特性概述133

6.5.2 与IEEE1149.1标准的偏差133

6.5.3 边界扫描硬件描述134

第6节 配置139

6.6.1 专用引脚139

6.6.2 配置模式140

6.6.3 配置顺序144

6.6.4 配置时序149

第7章 ACEX可编程逻辑系列156

第1节 特点156

第2节 器件性能157

第3节 嵌入式阵列块EAB160

第4节 逻辑阵列块LAB163

第5节 逻辑单元LE164

第6节 进位链和级联链165

第7节 LE的工作模式167

第8节 快速通道互连布线结构170

第9节 I/O单元(IOE)173

7.9.1 行到IOE的连接175

7.9.2 列到IOE的连接175

第10节 封装176

第11节 时钟锁定和时钟自举177

第12节 I/O配置178

第13节 电源时序和热插拔操作180

第14节 JTAG边界扫描支持180

第15节 一般性测试181

第16节 定时模型182

第18节 配置和操作185

第17节 功耗估算185

第8章 具有多核结构的PLD器件187

第1节 APEX 20可编程逻辑器件系列187

第2节 一般描述189

第3节 功能描述190

8.3.1 MegaLAB结构191

8.3.2 逻辑阵列块192

8.3.3 逻辑单元193

8.3.4 进位链和级连链194

8.3.5 LE操作方式195

8.3.6 FastTrack互联197

8.3.7 乘积项逻辑200

8.3.8 宏单元201

第4节 嵌入系统块ESB203

8.4.1 钟控读/写方式204

8.4.4 按内容寻址存储器(CAM)205

8.4.3 单口RAM方式205

8.4.2 钟控I/O方式205

8.4.5 驱动信号到ESB206

8.4.6 ROM中的逻辑实现207

8.4.7 可编程速度/功耗控制207

第5节 I/O结构207

8.5.1 专用快速I/O209

8.5.2 高级I/O标准支持210

第6节 相同构造输出引脚211

第7节 时钟锁定和时钟引擎212

8.7.1 APEX20KE时钟锁定机构212

8.7.2 外部PLL反馈212

8.7.3 时钟倍频212

8.7.5 LVDS支持213

8.7.6 时钟锁定和时钟引擎的时序参数213

8.7.4 时钟相位和延时调节213

8.7.7 SignalTap嵌入式逻辑分析仪214

第8节 支持IEEE 1149.1标准边界扫描214

8.8.1 一般测试216

8.8.2 工作条件217

8.8.3 时序模型220

8.8.4 配置和操作221

第9章 可编程器件设计方法226

第1节 可编程器件设计流程226

9.1.1 可编程器件的设计流程226

9.1.2 可编程器件的设计方法228

第2节 EPLD设计指南229

9.2.1 时钟229

9.2.2 清除和置位信号233

9.2.3 组合输出寄存233

9.2.4 异步输入233

9.2.5 竞争状态234

9.2.7 加电复位和主复位信号235

9.2.6 最小延时235

9.2.8 滞留状态236

9.2.9 扩展项锁存器和触发器237

9.2.10 小结237

第3节 EPLD的定时关系237

9.3.1 引言237

9.3.2 EPLD内部延时参数238

9.3.3 交流参数239

9.3.4 EPLD定时模型240

9.3.5 计算时间延时240

9.3.6 示例241

第4节 解决EPLD设计中的时间配合问题242

9.4.1 引言242

9.3.7 小结242

9.4.2 消除毛刺243

9.4.3 避免异步计数方式245

9.4.4 寄存器异步输入信号246

9.4.5 小结246

第5节 MAX 7000器件的试配设计246

9.5.1 引言246

9.5.2 试配原则246

9.5.3 安放LCELL和SOFT缓冲器248

9.5.4 编译器错误信息250

9.5.5 小结251

第6节 EPLD器件编程故障排除251

9.6.1 引言251

9.6.2 编程硬件251

9.7.1 引言252

第7节 EPLD器件的功能性故障问题252

9.6.3 编程软件252

9.6.4 校验编程硬件252

9.7.2 排除故障253

9.7.3 解决定时问题254

第8节 PLD应用技巧254

9.8.1 选择合适的器件，进行合理的逻辑设计255

9.8.2 注意定时关系，消除竞争冒险255

9.8.3 其他技巧256

第10章 可编程器件的测试和设计验证257

第1节 可编程器件基准测试方法257

第2节 可编程器件验证方法257

第3节 可编程器件测试设备260

第4节 改进验证和测试方法264

第5节 设计流程中的组合测试方案265

第6节 可编程器件质量标准268

11.1.1 片上系统概述272

第11章 可编程器件发展趋势272

第1节 片上系统272

11.1.2 系统级芯片设计的集成平台方法276

11.1.3 基于IP模块的片上系统设计技术278

11.1.4 真正的系统芯片展望281

11.1.5 单芯片系统设计方法的比较283

第2节 嵌入式现场可编程单片系统285

第3节 模拟可编程器件287

11.3.1 在系统可编程模拟电路的结构288

11.3.2 PAC的接口电路291

11.3.3 ispPAC的增益调整方法293

第4节 混合可编程器件299

第5节 激光可编程器件301

第6节 可编程器件技术展望301

参考文献303